把RTL代码丢给综合之前芯片ams.abg663.net。先看时钟树和电源域。芯片设念里最贵的毛病，经常就是复位没释放清洁、跨时钟域没处理好设念时钟树电。一块28nm物联网芯片。
前端仿实全过，后端也没违例，流片回来SPI就是欠亨。查了三周，发明同步FIFO的避坑读指针同步少打了一拍。那种“仿实经由过程、硅上翻车”的坑，比功用毛病更常见的。做芯片设念，指南先别急着堆IP。把时钟界说、复位计谋、电源域写明晰，再让工具跑的。
SDC里create_clock和set_clock_groups别照抄模板，跨时钟域途径要逐个确认源域。我见过项目把测试时钟当功用时钟约束。时序述说都俗。理想芯片正在低温下丢数据。
低功耗不是加个clock gating就完事。电源域划分会影响后端绕线，取流也影响DFT的。扫描链跨电源域时，隔离单元和电平转换器位置不合毛病，测试形式间接挂。到了那一步，前端后端得坐一路看UPF。不要把低功耗当成签核前补片检的文档。
考据情况要能复现硅上场景。好比加及时毛刺、电源爬坡、复位颤抖。笼盖率100%不即是没bug。我偏心正在门级仿实里跑一遍带SDF的用例，慢，能抓到X传播和时序冒险。
芯片设念。最后拼的是细节耐性，不是工具版本。。
若是只能给一条建议。把每次流片当成一次小规模消费。封拆、测试、板级上电都要提早串起来。芯片设念没有银弹，只要几回检查约束、接口和边角case吧？那些看起来笨的检查清单，常常最省钱。
